Perpustakaan Digital ITB

Perkembangan kemajuan teknologi komputer pada saat ini mulai mengalami stagnasi dikarenakan masalah clock skew dan tingginya konsumsi daya. Berbagai solusi telah dikembangkan untuk mengatasi permasalahan ini, salah satunya adalah teknologi asinkron, yaitu sebuah teknologi yang tidak menggunakan clock sehingga masalah clock skew dapat dihindari dan memiliki konsumsi daya yang relatif lebih kecil dibandingkan dengan sistem sinkron. Akan tetapi dibalik semua kelebihannya, pengembangan sistem asinkron masih memiliki banyak hambatan seperti kompleksitas desain serta masih terbatasnya design tools untuk pengembangan sistem asinkron. Proyek tugas akhir ini mencoba menjawab hambatan tersebut dengan merancang sebuah sistem cache asinkron dengan spesifikasi 4-way set associative cache, write-back dan write-allocate write policy, serta least recently used replacement policy, dan sebuah RAM asinkron sederhana untuk kepentingan simulasi dan mensimulasikannya dengan menggunakan bahasa pemrograman VHDL dan compiler Altera Quartus II yang merupakan compiler sistem sinkron yang telah dikenal secara luas. Hasil simulasi yang didapat dari pengerjaan tugas akhir ini menunjukan bahwa sebuah sistem asinkron dapat dirancang menggunakan bahasa VHDL dan disimulasikan dengan baik dengan compiler Altera Quartus II. Hal ini diharapkan mendorong para developer untuk mengembangkan sistem asinkron. Timing diagram, netlist viewer serta compilation report digunakan untuk menganalisa cache asinkron yang dibuat pada tugas akhir ini.