Perpustakaan Digital ITB

Brain–Machine Interface (BMI) memungkinkan terjadinya komunikasi langsung antara otak dan perangkat eksternal, sehingga dapat menjadi peluang dalam berbagai macam aplikasi penggunaan dan rehabilitasi saraf. Namun, implementasi BMI masih menghadapi berbagai tantangan utama, terutama dalam mencapai konsumsi daya yang rendah serta akurasi dekoding yang tinggi. Spiking Neural Network (SNN) menawarkan solusi yang menjanjikan. Namun demikian, model SNN modern umumnya masih memiliki ukuran parameter yang relatif besar, sehingga memerlukan proses optimasi tambahan agar dapat diimplementasikan secara efisien pada perangkat keras. Selain itu, pemilihan model enkoder yang sesuai untuk melengkapi dekoder pada sistem BMI yang lengkap juga diperlukan. Dalam penelitian ini dilakukan kajian terhadap berbagai model enkoder dan dekoder SNN untuk mengidentifikasi arsitektur yang paling sesuai bagi sistem BMI berdaya rendah. Arsitektur terpilih kemudian diimplementasikan sebagai sistem BMI full system pada FPGA Xilinx ZCU104. Hasil validasi menunjukkan bahwa implementasi hardware untuk dekoder memiliki kesesuaian yang baik terhadap GT, mencapai nilai R² sebesar 0,745 dan koefisien korelasi sekitar 0,87 meskipun terdapat bias offset stabil akibat akumulasi error kuantisasi pada layer recurrent. Pada sisi enkoder, evaluasi modul terhadap keluaran perangkat lunak menunjukkan koefisien korelasi sebesar 0,9158–0,919 dan nilai R² di atas 0,8, namun akurasi keluaran spike berdasarkan analisis TP, TN, dan FP masih berada di kisaran 0,8 sehingga memerlukan evaluasi lebih lanjut, karena memperbuk akurasi full system BMI di CC 0.805 dan R2 di 0.579. Implementasi sistem secara keseluruhan menghasilkan throughput sebesar 51282–11111111 inferens per detik dan latensi 0,9–19,94 ?s per inferens, dengan percepatan hingga 999× dibandingkan implementasi perangkat lunak. Evaluasi variasi core menunjukkan bahwa peningkatan paralelisasi secara signifikan meningkatkan throughput dan menurunkan latensi, tetapi juga meningkatkan penggunaan sumber daya FPGA dan konsumsi daya, sehingga terdapat trade-off antara performa dan efisiensi.