Perpustakaan Digital ITB

Sekarang data berupa bit-stream sangat banyak diterapkan untuk pemrosesan. Pada contoh kasus fpga on cloud, ketika terdapat provider yang menghadapi masalah user priority, maka context switch perlu diterapkan. Tentunya data client perlu juga dienkripsi agar terjamin keamanannya. Kriptografi merupakan aspek yang sangat penting dalam keamanan data. Fokus penelitian tesis ini bergeser dari aspek keamanan untuk mempertimbangkan aspek implementasi. Tulisan ini bertujuan untuk memperkenalkan hardware akselerator kriptografi multi-algoritma yang efektif. Pada tulisan ini diusulkan desain dan arsitektur untuk implementasi hardware akselerator tersebut. Hardware akselerator kriptografi multi-algoritma ini dikembangkan dengan tiga pertimbangan: kecepatan komputasi, efisiensi implementasi, dan fleksibilitas. Hardware akselerator ini memiliki kemampuan melakukan tugas kriptografi dengan tiga algoritma kriptografi: AES, DES, dan BC3, dengan mempertimbangkan setiap keuntungan dalam aspek yang berbeda. Algoritma ini diimplementasikan pada FPGA yang dikontrol oleh sistem prosesor keras (HPS) yang berkomunikasi dengan pengguna melalui koneksi Ethernet. Arsitektur setiap algoritma kriptografi disintesis dengan menggunakan AUGH, alat sintesis tingkat tinggi yang menghasilkan VHDL berdasarkan deskripsi masukan dalam kode C. Desain dan implementasi ini memberikan banyak perhatian pada pembagian sumber daya dan pendekatan kesederhanaan. Akibatnya, hardware akselerator ini akan jauh lebih cepat daripada hardware akselerator kriptografi lainnya yang menggunakan prosesor perangkat lunak dan secara kualitatif menghemat banyak waktu untuk konstruksi arsitektur. Design telah diimplementasikan pada board Altera Cyclone® V SE 5CSXFC6D6F31C6N. Untuk penelitian di masa depan, kesamaan arsitektur beberapa algoritma kriptografi harus ditinjau sebagai library baru dari AUGH