Perpustakaan Digital ITB

Suatu rancangan sistem digital secara umum terdiri dari kumpulan subsistem-subsistem yang masing-masing melakukan satu fungsi berbeda dan berkomunikasi dengan „tetangganya‟ untuk saling bertukar informasi. Dalam pertukaran informasi dewasa ini umumnya memanfaatkan transisi sinyal dari pewaktu global (global clock) untuk menentukan waktu saat terjadinya pertukaran informasi. Pendekatan mekanisme pewaktuan untuk pertukaran informasi menggunakan teknik sinkronisasi dengan pewaktuan global sudah mencapai titik kritis dan terdapat beberapa masalah, seperti clock skew, pendistribusian clock, dan komunikasi yang pada rangkaian sinkron berkecepatan tinggi menjadi sangat sulit diatasi dan semakin mahal, juga ada masalah lain sperti electromagnetic interference (EMI) yang cukup signifikans. Untuk mengatasi hal-hal tersebut, dibutuhkan pendekatan alternatif dalam perancangan rangkaian digital, yaitu seperti perancangan sistem-sistem asinkron. Pipelining adalah teknik implementasi memperbanyak throughput dengan cara beberapa instruksi program komputer dieksekusi secara tumpang tindih (overlapped). Masing-masing instruksi dijadikan beberapa tahapan task-task. Dan, selama kita memiliki sumber daya yang terpisah untuk melaksanakan task-task tersebut, maka kita dapat melakukan pipelining terhadap task-task tersebut. Alat bantu perancangan dan simulasi sistem-sistem elektronik digital yang sudah matang dan banyak digunakan oleh sebagian besar kalangan perguruan tinggi, peneliti, sampai pengembang di industri adalah perangkat lunak yang disiapkan untuk rangkaian-rangkaian elektronik digital sinkron. Sangat menarik jika kita bisa menggunakan perangkat bantu yang sudah matang dan banyak tersebut untuk merancang sistem-sistem digital asinkron. Di dalam penelitian ini dirancang rangkaian asinkron pipeline 2-fasa dan 4-fasa bundled-data push-channel dalam VHDL. Rancangan diuji secara fungsional baik secara berdiri sendiri, dijadikan register geser (FIFO) 5 tingkat, dan pipeline 5 tingkat dengan unit fungsional pada masing-masing tingkat. Hasil rancangan, setelah diuji simulasi secara fungsional, kemudian dijadikan komponen yang dikemas dalam VHDL package library yang dapat digunakan untuk merancang dan membuat rangkaian-rangkaian lasinnya, misalkan mikroprosesor asinkron.