Perpustakaan Digital ITB

i ABSTRAK PERANCANGAN HARDWARE ACCELERATOR PADA SYSTEM-ON-CHIP UNTUK APLIKASI INTELLIGENT TRAFFIC LIGHT BERBASIS Q-LEARNING Oleh Zulfikar Nima Arifuzzaki NIM: 13218029 (Program Studi Sarjana Teknik Elektro) Perkembangan machine learning telah menjadi bagian integral dalam menemukan solusi atas permasalahan sehari-hari, tidak terkecuali masalah lalu lintas. Aplikasi machine learning dalam mengatur sistem lampu lalu lintas adaptif telah terbukti dapat mengurangi tingkat kemacetan di suatu persimpangan. Namun, machine learning akan membutuhkan waktu yang panjang untuk belajar dalam menganalisa lingkungan dan menentukan lampu hijau paling optimal. Proses belajar tersebut semakin menjadi masalah krusial seiring dengan semakin kompleksnya keadaan lalu lintas. Oleh karena itu, dibutuhkan pendekatan dan solusi yang tepat untuk mengoptimasi performa kecepatan machine learning dalam suatu sistem. Dalam dokumen tugas akhir ini, akan dibahas mengenai perancangan arsitektur hardware accelerator berbasis machine learning untuk aplikasi sistem lampu lalu lintas adaptif. Jenis machine learning yang digunakan adalah Q-learning, salah satu bentuk reinforcement learning yang bersifat off-policy. Proses perancangan hardware accelerator tersebut meliputi: penentuan spesifikasi, penulisan HDL sub-sistem, perangkaian sub-sistem menjadi sistem yang utuh, perancangan timing diagram, dan pengujian sistem. Hasil rancangan arsitektur tersebut kemudian diimplementasikan pada system-on-chip (SoC) Xilinx seri Zynq-7000 yang tertanam pada board PYNQ-Z1. Pemilihan hardware tersebut didasarkan pada sifat hardware yang versatile. Hal tersebut dikarenakan di dalam SoC tersebut terdapat dua device yang berbeda, yaitu prosessor Single-core ARM® Corte????????-A9 MP Core???? dan FPGA. Hal tersebut memungkinkan untuk ii interfacing input yang mudah melalui prosesor, dan pemrosesan secara paralel pada FPGA yang cepat untuk pemrosesan Q-learning. Desain arsitektur kami telah mampu berjalan dengan frekuensi clock sebesar 50 MHz. Analisis lebih lanjut mengenai performa kecepatan hardware accelerator ini juga dicantumkan di bagian akhir dokumen. Pengujian kecepatan hardware kemudian dibandingkan dengan kecepatan proses Q-learning pada software. Sebagai informasi tambahan, dicantumkan pula resource utilization yang menyatakan jenis-jenis rangkaian digital pada FPGA untuk mengimplementasikan seluruh sistem. Selain itu, ditambahkan pula power analysis yang menjelaskan kebutuhan daya yang dibutuhkan untuk mengimplementasikan sistem. Sebagai penutup, penulis tambahkan kesimpulan mengenai ketercapaian sistem yang dibuat, serta pelajaran yang penulis dapatkan selama peranangan sistem ini. Untuk pengembangan lebih lanjut, penulis bubuhkan beberapa saran pengembangan sistem agar di kemudian hari dapat dilakukan perbaikan lebih lanjut sehingga dapat diimplementasikan secara nyata pada persimpangan jalan. Kata kunci: Q-learning, hardware accelerrator, system-on-chip.