Perpustakaan Digital ITB

Sarana komunikasi video digital menjadi kebutuhan yang sangat umum dewasa ini. Dalam thesis ini dirancang suatu filter yang digunakan dalam sistem kompresi video menggunakan standar MPEG4 H.264/AVC, yang bernama Deblocking Filter. Filter ini berfungsi untuk menghilangkan distorsi blok (block distortion) yang timbul akibat proses kompresi yang dilakukan dalam standar ini. Dalam deblocking filter yang dirancang, proses filtering dilakukan pada setiap macroblock yang ter-decode untuk mengurangi block distortion, sehingga diperoleh kualitas gambar yang lebih tinggi. Untuk setiap makroblok, proses filtering yang dilakukan adalah sebanyak 48 kali di mana setiap proses melibatkan dua buah blok data. Setiap blok terdiri dari 128 bit data, sehingga total data yang dilibatkan dalam sekali proses filtering untuk satu frame adalah 6.144 bit data. Jumlah data yang besar ini tentu saja memerlukan sebuah struktur rancangan hardware tertentu supaya diperoleh jumlah clock cycle yang sekecil mungkin untuk proses filtering. Modul Deblocking Filter ini dirancang mempergunakan paralelisasi proses filtering untuk data luminance dan chrominance. Selain itu, untuk masing-masing proses yang diparalelisasi dipergunakan sebuah struktur yang memungkinkan akses memori seminimal mungkin sehingga proses filtering dapat dioptimasi untuk memperoleh jumlah clock cycle proses yang seminimal mungkin. Hasil rancangan, selanjutnya, diverifikasi secara fungsional menggunakan software vcs-mx dari Synopsys®. Rancangan yang telah berfungsi dengan benar secara fungsional, diimplementasikan pada board FPGA Altera Niosll Stratix EP1S40F780C5, untuk membuktikan bahwa rancangan bekerja dengan benar secara hardware. Selanjutnya, rancangan yang telah bekerja dengan benar ini disinthesis menggunakan software Design Vision dari Synopsys® dan di- layout dengan software Astro dari Synopsys®. Adapun teknologi yang dipergunakan untuk kedua proses ini adalah TSMC 0.18u. Hasil rancangan yang diperoleh selanjutnya dibandingkan dengan rancangan pada referensi dari Huang dan Sheng. Rancangan yang dihasilkan dalam thesis ini memiliki jumlah clock sequence sebanyak 382, lebih kecil jika dibandingkan dengan rancangan Huang (614) atau Sheng (446). Jumlah clock sequence yang lebih kecil ini juga menyebabkan rancangan memiliki frame rate yang lebih baik yaitu sekitar 72,1 fps, dibandingkan dengan rancangan Huang (45,2 fps) ataupun rancangan Sheng (62,3 fps). Dari segi jumlah gate, rancangan ini juga lebih baik karena memiliki jumlah gate lebih sedikit, yaitu sekitar 10,64 K, dibandingkan dengan rancangan Huang (20,66 K) atau rancangan Sheng (24 K).