Perpustakaan Digital ITB

Perkembangan artificial intelligence saat ini semakin pesat pada banyak sektor keilmuan. Salah satu kasusnya adalah pada perencanaan rute yang membutuhkan algoritma yang tepat untuk mencari rute yang optimal. Penggunaan algoritma AI pada pencarian rute terpendek akan melibatkan komputasi data yang banyak sehingga membutuhkan waktu dalam proses komputasi. Penelitian ini bertujuan untuk melakukan perancangan akselerator perangkat keras pada desain arsitektur proses perencanaan rute menggunakan algoritma q- learning dengan hasil rute terpendek dan mencapai konvergen. Percepatan dilakukan dengan mengimplementasikan desain arsitektur RTL pada board FPGA untuk mempercepat proses komputasi dalam memproses data yang sebelumnya dilakukan simulasi model dan arsitektur RTL. Berdasarkan hasil pengujian, pada desain model sistem perencanaan rute dengan persentase keberhasilan agen mencapai tujuan sebesar 58,8 % dan 63,5% pada desain arsitektur RTL. Waktu simulasi yang didapat pada model perancangan rute membutuhkan 0,2248 detik dan 0,0003 detik untuk implementasi arsitektur RTL dengan keluaran frekuensi clock 40 MHz dan menghasilkan percepatan akselerator 731,72 kali lebih cepat.