![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-COVER
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-BAB 1
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-BAB 2
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-BAB 3
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-BAB 4
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-BAB 5
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
![](https://digilib.itb.ac.id/assets/icon/pdf.gif)
2007 TA PP YAN SYAFRI HIDAYAT 1-PUSTAKA
Terbatas  rikrik
» Gedung UPT Perpustakaan
Terbatas  rikrik
» Gedung UPT Perpustakaan
Pada tugas akhir ini dirancang sebubah Reed-Solomon Decoder (255, 239, t=8)
yang akan digunakan sebagai salah satu modul channel decoder dalam chipset
WiMax. Reed-Solomon decoder terdiri dari empat processing element utama yaitu
Syndrome generator, Euclidean algorithm, Chien search, dan Fast Komo-Joiner
algorithm. Proses perancangan dimulai dengan mengidentifikasi spesifikasi,
dalam hal ini spesifikasi standard IEEE 802.16. Langkah selanjutnya adalah
memilih algoritma decoding yang akan digunakan. Algoritma yang dipilih adalah
yang jika diimplementasikan membutuhkan resource—baik time maupun area—
paling sedikit. Algoritma tersebut kemudian dibuat bit-precision-model-nya dalam
Matlab. Model tersebut kemudian diukur performanya, yaitu Bit-Error-Rate
(BER) dengan cara menggenerate random data, kemudian random data tersebut
diencode, lalu diberi random error, lalu data tersebut didecode dengan model RSDecoder
yang telah dirancang. Jika performa tersebut sudah memenuhi standard
yang diinginkan kemudian dirancang arsitektur sistemnya. Arsitektur sistem
terdiri dari data-path, control-unit, dan timing-diagram. Control-unit berfungsi
sebagai pengatur handshaking dengan modul diluar Reed-Solomon Code, sebagai
modul untuk menginisialisasi nilai register dan memory, serta sebagai pengatur
process masking tiap komputasi. Deskripsi model dilakukan dalam Matlab code,
sedangkan deskripsi RTL dilakukan dalam Verilog HDL. Verifikasi fungsional
dilakukan dengan ModelSim. Rancangan diimplementasikan kedalam board
FPGA Xilinx Virtex-II Pro XC2VP30TM. Arsitektur sistem telah dirancang, diverifikasi, serta diimplementasi dengan frekuensi maksimum 196.323MHz,
jumlah slices 2007, dan utilisasi 16%.