Perpustakaan Digital ITB

Indonesia memiliki banyak sekali pelajar dan mahasiswa yang membutuhkan komputer untuk keperluan pendidikan dan praktek kerja mereka. Penetrasi komputer di Indonesia pada tahun 2009 hanya sebesar 6%. Oleh karena itu, perlu dirancang sebuah komputer yang terjangkau dan dapat memenuhi kebutuhan komputer Indonesia. Pada tahun 2006, Sun Microsystem merilis desain prosesor SPARC secara terbuka. Desain yang diberi nama OpenSPARC tersebut memiliki kode sumber dalam bentuk RTL (Register Transfer Level) bahasa Verilog HDL. Prosesor open source ini dapat digunakan sebagai jawaban atas permasalahan kebutuhan komputer Indonesia. Wishbone bus adalah desain bus open source yang memiliki spesifikasi jelas dan pengelolaan yang teratur oleh Organisasi Open Cores. Desain Wishbone bus juga memiliki banyak IP (Intellectual Property) core periferal open source yang kompatibel. Oleh karena itu, dipilih referensi desain OpenSPARC berbasiskan Wishbone Bus yang mudah dikembangkan. Pada tugas akhir ini, dilakukan pemilihan referensi desain awal untuk perancangan bus dan periferal, kemudian dilakukan pengujian fungsionalitas desain awal dan ekstraksi timing dan cara kerja OpenSPARC dan Wishbone Bus agar dapar berinteraksi dengan perangkat input output dan periferal.Setelah itu, dilakukan perancangan bus untuk menghubungkan periferal GPIO, UART, PS/2, Timer serta RAM. Karena keterbatasan sumber informasi dan dukungan teknis, perancangan bus dan periferal yang dilakukan belum dapat berkomunikasi secara sempurna dengan core OpenSPARC, namun keterbatasan tersebut dijawab dengan solusi pemberian Wishbone Bus Master yang akan mensimulasikan cara kerja core OpenSPARC berdasarkan ekstraksi cara kerja dan timing yang telah dilakukan. Hasil akhir yang diperoleh adalah desain bus dan periferal yang kompatibel dengan spesifikasi input output core OpenSPARC dan akses Wishbone bus.