Perpustakaan Digital ITB

Estimasi kanal berfungsi untuk memprediksi respon frekuensi kanal dengan menggunakan simbol preamble dan pilot yang dikirimkan secara periodik sehingga memungkinkan receiver untuk mendeteksi respon kanal setiap saat. Simbol preamble dan pilot dijadikan referensi untuk melakukan estimasi kanal. Hasil dari estimasi kanal kemudian digunakan oleh equalizer untuk memperbaiki data yang diterima sehingga dapat di-decode dengan benar. Pada tugas akhir ini dilakukan proses implementasi modul yang dapat melakukan estimasi kanal dan equalisasi pada receiver WIMAX 802.16-2004. Algoritma estimasi kanal yang digunakan adalah algoritma Least Square (LS). Sedangkan untuk proses equalisasi data menggunakan algoritma Minimum Mean Square Error (MMSE). Untuk meningkatkan kinerja dalam memprediksi kanal maka dilakukan interpolasi pada setiap subcarrier yang tidak ditempati pilot. Proses implementasi meliputi pemodelan ke dalam bentuk fixed point untuk mengurangi kompleksitas hardware dibandingkan menggunakan model bilangan floating point. Perhitungan estimasi kanal dan equalizer merupakan operasi bilangan kompleks. Operasi perkalian menggunakan algoritma Booth untuk bilangan kompleks sehingga mengurangi jumlah partial produk yang harus dijumlahkan. Operasi pembagian menggunakan algortima cordic, karena untuk bilangan kompleks, cara ini lebih efisien daripada perhitungan langsung dengan operasi penjumlahan, perkalian dan pembagian. Desain dilakukan sampai pada tahap RTL yang dapat disintesis ke dalam FPGA. Verifikasi dilakukan melalui tiga tahap yaitu secara modular dengan membandingkan keluaran dari model fixed point MATLAB dengan keluaran desain RTL, secara terintegrasi dengan mengintegrasikan desain ke dalam sistem penerima WIMAX sehingga data yang diterima dapat di-decode dengan benar. Kemudian cara yang terakhir menggunakan Signal Tap pada FPGA. Fungsionalitas hasil sintesis pada FPGA telah dibuktikan dengan membandingkan hasil signal Tap Altera Quartus II dengan simulasi ModelSim. Hasil dari ketiga tahap verifikasi tersebut menunjukan bahwa desain ini dapat bekerja dengan baik. Sintesis dengan FPGA dilakukan dengan menggunakan software Quartus II 7.2 pada board Altera DE2 Cyclone II EP2C35F672C6N. Estimator kanal dan equalizer dapat bekerja pada frekuensi 77.66 MHz dengan total logic element 18814 dan memory bit 126976.