Perpustakaan Digital ITB

Tekanan waktu pasar (time-to-market pressure) dan celah produktifitas perancang (productivity gap) adalah beberapa alasan untuk perbaikan metoda dalam perancangan embedded system. Perancangan yang saat ini digunakan, Register Transfer Level (RTL), tidak mampu lagi untuk memenuhi kebutuhan perancangan sistem yang semakin komplek. Diperlukan sistem perancangan baru yang dapat meningkatkan kecepatan proses perancangan. Disertasi ini bertujuan meningkatkan kinerja proses perancangan dengan membuat sebuah alur pemodelan perangkat keras embedded system pada level abstraksi yang lebih tinggi. Peningkatan abstraksi model meningkatkan kecepatan proses perancangan untuk memenuhi kebutuhan perancangan embedded system. Metode yang digunakan pada pemodlean ini adalah Transaction Level Modeling (TLM). Pada disertasi ini telah dirumuskan suatu alur proses perancangan perangkat keras embedded system dengan menggunakan model TLM untuk verifikasi awal. Proses perancangan dibagi menjadi dua tahap : pertama pemodelan TLM dan proses verifikasi. Tahap berikutnya adalah pemodelan rinci RTL setelah kebutuhan perancangan dipenuhi. Pemodelan TLM berfungsi untuk mengetahui pemenuhan fungsionalitas sistem pada tahap awal. Parameter yang diukur adalah kecepatan proses perancangan, akurasi perancangan, akurasi fungsionalitas dan kecepatan simulasi. Disamping alur perancangan, telah dibuat juga sebuah prosedur standar untuk proses transformasi model. Pada proses transformasi dari model TLM ke model RTL telah dibuat tahap-tahap sistematis dengan contoh kasus transformasi menggunakan bus Avalon dan Wishbone. Kedua bus tersebut adalah bus pada System on Chip (SoC) yang menghubungkan antara beberapa master dan beberapa slave pada suatu sistem SoC. Hasil transformasi model RTL dibandingkan dengan model TLM untuk mengukur kinerja pemodelan. Hasil percobaan pada disertasi ini menunjukan bahwa terjadi peningkatan kinerja proses perancangan perangkat keras embedded system dengan menggunakan alur pemodelan baru. Peningkatan kinerja ini menunjukan bahwa waktu proses perancangan baru lebih cepat dibandingkan dengan waktu proses perancangan sebelumnya. Peningkatan kinerja proses perancangan pada hasil uji coba pada bus Avalon untuk 3-modules sebesar 1,03, 4-modules sebesar 1,47 dan 5-modules sebesar 1,69. Pada bus Wishbone untuk 3-modules sebesar 1,12, 4-modules sebesar 1,17 dan 5-modules sebesar 1,34. Peningkatan ini menunjukan kecenderungan menjadi lebih baik. Semakin komplek sistem yang dirancang peningkatan kinerja proses perancangan semakin baik. Pada perancangan model TLM, bus sistem dirancang sebagai channel transaksi antara sejumlah master dan slave yang diatur oleh arbiter. Penambahan komponen master dan slave tidak mempengaruhi proses pada bus dan arbiter. Pada perancangan model RTL, bus sistem sangat tergantung dari jumlah komponen slave dan master. Penambahan komponen master dan slave memerlukan penambahan komponen pada bus sistem. Hal ini yang menyebabkan proses perancangan model TLM lebih cepat dibandingkan dengan perancangan model RTL pada sistem dengan jumlah komponen lebih dari dua. Kesimpulan yang dapat diambil dari hasil disertasi ini adalah proses perancangn hardware embedded system dengan mengguankan alur proses pemodelan baru lebih baik dibandingkan dengan pemodelan pada level RTL dengan peningkatan kinerja terbaiknya 1,69. Peningkatan kinerja ini dapat diartikan bahwa perancangan dengan menggunakan alur perancangan baru 1,69 kali lebih cepat dibandingkan dengan perancangan level RTL. Alur perancangan baru pemodelan level transaksi dapat digunakan untuk meningkatkan kinerja pemodelan. Pemodelan level TLM lebih baik diterapkan pada sistem yang komplek yaitu pada kondisi lebih dari dua komponen yang berinteraksi yang di dalamnya terdapat proses arbitrasi. Proses transformasi model TLM-RTL dengan menggunakan metode Incremental Model Transformation (IMT) dengan menggunakan TR-Model Communication (TMC) dapat mempercepat proses transformasi dengan proses verifikasi pada setiap tahap. Proses sintesis bus RTL dapat menghasilkan model bus RTL dengan topologi dan arbitrasi bus yang ditentukan sebelumnya.