Perpustakaan Digital ITB

Transcoder 60-kanal adalah suatu peralatan yang melakukan konversi dua stream Pulse-Code Modulation (PCM) 30/31 menjadi satu stream Adaptive Differential Pulse-Code Modulation (ADPCM) 60/62 yang masing-masing mempunyai bit rate yang sama, 2048kbit/s. Dengan menggunakan Transcoder jumlah kanal telepon yang dapat ditransmisikan pada saluran tranamisi yang sama menjadi dua kali. Beberapa komponen standar pendukung peralatan Transcoder seperti IC ADPCM Encoder/Decoder, konverter kode sinyal, dan sebagainya seat ini sudah ada. Namun sejauh pengamatan penulis, saat ini belum ada suatu rangkaian terintegrasi yang mempunyai fungsi sebagai STREAM FORMATIER, yaitu yang melakukan pengkonversian format stream dari stream ADPCM ke PCM maupun sebaliknya. Dari sini kemudian penulis marancang suatu rangkaian terintegrasi yang penulis sebut TRANSCODER TIMESLOT ASSIGNER, yang melakukan proses pemisahan sinyal stream 2048kbit/s menjadi sinyal voice dan sinyal signalling dan juga melakukan proses penyusunan sinyal voice dan signalling menjadi sinyal stream 2048kbit/s. Dengan melengkapi beberapa mode, tiga bush ranglaian terintegrasi ini bila disusun dengan konfigurasi tertentu akan membentuk fungsi STREAM FORMATIER. Rangkaian terintegrasi yang penulis rancang berdasarkan atas rekomendasi CCITT (G.761) hanya mampu menangani sinyal digital - NRZ (Non Return to Zero). Untuk merancang rangkaian terintegrasi ini, penulis menggunakan metoda perancangan semicustom, Standard Cell, dengan IBM PC AT sebagai platform, perangkat lunak NET RAN, sebagai netlist translator, dan GATESIM sebagai perangkat lunak simulator level gerbang, yang mampu melakukan simulasi kesalahan (fault test simulation) di samping simulasi fimgsional. Pustaka sel yang digunakan adalah pustaka sel HARRIS, SC3000-1,5um. Sebagai perangkat lunak schematic capture digunakan OrCAD SDT III dan SchemLib, sebagai vendor independent library cell. Perancangan yang dilakukan meliputi pembuatan diagram blok dan spesifikasi yang ditetapkan, perancangan diagram logdra, simulasi fimgsional dan simulasi kesalahan. Hasil akhir rancangan adalah diagram logika rangkaian TRANSCODER TIMESLOT ASSIGNER, berserta diskripsi ringkas, file netlist, vektor tea, file .CMP yang dimasukkan ke dalam satu disket 1.2Mbyte yang slap dikirim ke foundry. Dan Tugas Akhir ini dapat disimpulkan bahwa perancangan rangkaian terintegrasi dengan metoda Standard Cell mempermudahkan perancangan suatu rangkaian terintegrasi.