Perpustakaan Digital ITB

Abstrak: Tesis ini memaparkan perancangan rangkaian digital pengendali logika samar (Fuzzy Logic Controller - FLC) dan implementasinya pada piranti logika terprogram kompleks (Complex Programmable Logic Device - CPLD). Rangkaian FLC ini dirancang dalam model Very-High-Speed Integrated Circuit Hardware Description Language (VHDL) menggunakan Altera MAX+PLUS II. Tesis ini memaparkan arsitektur FLC paralel dengan 2-input dan output tunggal yang dapat diprogram ulang. FLC dapat diprogram dalam hal 6 fungsi-fungsi keanggotaan input, susunan 9 aturan-aturan implikasi samar, dan 3 konsekuensi singleton samar. Sehingga rangkaian ini dapat diterapkan pada aplikasi kendali yang luas. Rangkain ini diimplemantasikan pada EPF10K70RC240-4, sebuah piranti FLEXI10K CPLD buatan Altera yang mengandung lebih dari 70.000 gerbang logika. Hasil implementasi menunjukkan bahwa rangkaian FLC ini membutuhkan 98 % dari total sel-sel logika dalam piranti tersebut. Hasil verifikasi langsung pada rangkaian menunjukkan bahwa rangkaian FLC ini dapat beroperasi pada frekuensi kerja 1.573 MHz. Dengan menggunakan sinkronisasi lajur-data pipeline 6-langkah, waktu tunda operasi input-output adalah sekitar 3.1786 mikro detik.