Path: Top » S3-Dissertations » Engineering Science » 2010

PEMODELAN LEVEL TRANSAKSI UNTUK VERIFIKASI AWAL PADA PERANCANGAN HARDWARE EMBEDDED SYSTEM

TRANSACTION LEVEL MODELING FOR EARLY VERIFICATION ON HARDWARE EMBEDDED SYSTEM DESIGN

PhD Theses from JBPTITBPP / 2014-08-08 09:51:04
Oleh : MAMAN ABDUROHMAN (NIM : 33207001); Tim Pembimbing : Prof. Dr.Ir. Kuspriyanto; Dr. Ir. Sarwono Sutikno; Dr. Arif Sasongko, S3 - Engineering Sciences
Dibuat : 2010, dengan 9 file

Keyword : Transaction Level Modeling (TLM), Register Transfer level (RTL), SystemC, verifikasi awal.

Tekanan waktu pasar (time-to-market pressure) dan celah produktifitas perancang (productivity gap) adalah beberapa alasan untuk perbaikan metoda dalam perancangan embedded system. Perancangan yang saat ini digunakan, Register Transfer Level (RTL), tidak mampu lagi untuk memenuhi kebutuhan perancangan sistem yang semakin komplek. Diperlukan sistem perancangan baru yang dapat meningkatkan kecepatan proses perancangan. Disertasi ini bertujuan meningkatkan kinerja proses perancangan dengan membuat sebuah alur pemodelan perangkat keras embedded system pada level abstraksi yang lebih tinggi. Peningkatan abstraksi model meningkatkan kecepatan proses perancangan untuk memenuhi kebutuhan perancangan embedded system. Metode yang digunakan pada pemodlean ini adalah Transaction Level Modeling (TLM). Pada disertasi ini telah dirumuskan suatu alur proses perancangan perangkat keras embedded system dengan menggunakan model TLM untuk verifikasi awal. Proses perancangan dibagi menjadi dua tahap : pertama pemodelan TLM dan proses verifikasi. Tahap berikutnya adalah pemodelan rinci RTL setelah kebutuhan perancangan dipenuhi. Pemodelan TLM berfungsi untuk mengetahui pemenuhan fungsionalitas sistem pada tahap awal. Parameter yang diukur adalah kecepatan proses perancangan, akurasi perancangan, akurasi fungsionalitas dan kecepatan simulasi. Disamping alur perancangan, telah dibuat juga sebuah prosedur standar untuk proses transformasi model. Pada proses transformasi dari model TLM ke model RTL telah dibuat tahap-tahap sistematis dengan contoh kasus transformasi menggunakan bus Avalon dan Wishbone. Kedua bus tersebut adalah bus pada System on Chip (SoC) yang menghubungkan antara beberapa master dan beberapa slave pada suatu sistem SoC. Hasil transformasi model RTL dibandingkan dengan model TLM untuk mengukur kinerja pemodelan.

Hasil percobaan pada disertasi ini menunjukan bahwa terjadi peningkatan kinerja proses perancangan perangkat keras embedded system dengan menggunakan alur pemodelan baru. Peningkatan kinerja ini menunjukan bahwa waktu proses perancangan baru lebih cepat dibandingkan dengan waktu proses perancangan sebelumnya. Peningkatan kinerja proses perancangan pada hasil uji coba pada bus Avalon untuk 3-modules sebesar 1,03, 4-modules sebesar 1,47 dan 5-modules sebesar 1,69. Pada bus Wishbone untuk 3-modules sebesar 1,12, 4-modules sebesar 1,17 dan 5-modules sebesar 1,34. Peningkatan ini menunjukan kecenderungan menjadi lebih baik. Semakin komplek sistem yang dirancang peningkatan kinerja proses perancangan semakin baik. Pada perancangan model TLM, bus sistem dirancang sebagai channel transaksi antara sejumlah master dan slave yang diatur oleh arbiter. Penambahan komponen master dan slave tidak mempengaruhi proses pada bus dan arbiter. Pada perancangan model RTL, bus sistem sangat tergantung dari jumlah komponen slave dan master. Penambahan komponen master dan slave memerlukan penambahan komponen pada bus sistem. Hal ini yang menyebabkan proses perancangan model TLM lebih cepat dibandingkan dengan perancangan model RTL pada sistem dengan jumlah komponen lebih dari dua. Kesimpulan yang dapat diambil dari hasil disertasi ini adalah proses perancangn hardware embedded system dengan mengguankan alur proses pemodelan baru lebih baik dibandingkan dengan pemodelan pada level RTL dengan peningkatan kinerja terbaiknya 1,69. Peningkatan kinerja ini dapat diartikan bahwa perancangan dengan menggunakan alur perancangan baru 1,69 kali lebih cepat dibandingkan dengan perancangan level RTL. Alur perancangan baru pemodelan level transaksi dapat digunakan untuk meningkatkan kinerja pemodelan. Pemodelan level TLM lebih baik diterapkan pada sistem yang komplek yaitu pada kondisi lebih dari dua komponen yang berinteraksi yang di dalamnya terdapat proses arbitrasi. Proses transformasi model TLM-RTL dengan menggunakan metode Incremental Model Transformation (IMT) dengan menggunakan TR-Model Communication (TMC) dapat mempercepat proses transformasi dengan proses verifikasi pada setiap tahap. Proses sintesis bus RTL dapat menghasilkan model bus RTL dengan topologi dan arbitrasi bus yang ditentukan sebelumnya.

Deskripsi Alternatif :

Abstract—Time-to-market pressure and productivity gap are two factors that encourage the Electronic Design Automation (EDA) industry vendor and researcher of embedded system to enhanche embedded system design method. Current embedded system design approach, Register Transfer Level (RTL), is not sufficient to meet the embedded system design necessity. Its needs a new design methodology that enhance design process performance. This dissertation addresses the performance improvement of design process by making the new design flow for embedded system hardware design at higher abstraction level. Increasing model abstraction advances speed design process that meet the embedded system necessity. The method used in this modeling is Transaction Level Modeling (TLM). This dissertation proposses the new design flow on Transaction Level Modeling (TLM) for early verification purpose on embedded system design. Design process can be divided into two stages : the first is TLM modeling and verification process. Detailed RTL model done after design requirement fulfilment. This modeling is used to know fungtionality fulfilment at early stage. The result of this dissertation is parameterized by accuration rate comparison between transaction level model and RTL model. Parameters used in this research are design process performance, design accuration, functionality accuration and simulation speed. In addition to new design flow, it was propossed the new standard procedure for model transformation process. This procedure is a processing standard to model hardware embedded system. On transformation process from TLM model to RTL there is a sistematic stages with case study tranformation using Avalon and Wishbon bus. Both buses are System on Chip (SoC) buses that connects many master components to slave components on SoC system. Transformation result of RTL model then compared to TLM model to measure the modeling performance.

The results on this dissertaion show there was a performance increasing on TLM design process compared to RTL. The result of experiment on Avalon bus are for 3-modules was 1,03, 4-modules was 1,47 and 5-modules was 1,69. The result of experiment on Wishbone bus are for 3-modules was 1,12, 4- modules was 1,17 and 5- modules was 1,34. This enhancement shows the trend to better condition. More complex designed system will make better design performance. On TLM model design, system bus is designed as a transaction channel between many masters and slaves that be controlled by arbiter. The addition to masters and slaves are not affected to the bus and arbiter processes. In contrast, on RTL model design, system bus depends on number of master and slave components. The addition of master and slave components needs the addition of system bus components. This condition is bringing on TLM model design process faster than RTL model design on system with number of component more than two. It can be concluded that design process of embedded system hardware using TLM design flow better than RTL level design with the best performance enhancement is 1,69. This performance enhancement means that using new design methodology 1,69 times faster than RTL design. The new TLM design flow can be used on complex system with many components that intearct each other with arbitration process in it. TLM-RTL model transformation method, Incremental Model Transformation (IMT), using TR-Model Communicator (TMC) can speed transformation process up with verification process on every stages. RTL bus synthesis process produces RTL bus with topology and arbitration customization.

Beri Komentar ?#(0) | Bookmark

PropertiNilai Properti
ID PublisherJBPTITBPP
OrganisasiS
Nama KontakUPT Perpustakaan ITB
AlamatJl. Ganesha 10
KotaBandung
DaerahJawa Barat
NegaraIndonesia
Telepon62-22-2509118, 2500089
Fax62-22-2500089
E-mail Administratordigilib@lib.itb.ac.id
E-mail CKOinfo@lib.itb.ac.id

Print ...

Kontributor...

  • Tim Pembimbing : Prof. Dr.Ir. Kuspriyanto; Dr. Ir. Sarwono Sutikno; Dr. Arif Sasongko, Editor: Alice Diniarti

Download...