Path: Top > S1-Final Project > Electrical Engineering-STEI > 2010

DESAIN ARSITEKTUR DAN IMPLEMENTASI MODUL PREPROCESSING DAN SORTING UNTUK IMAGE SEGMENTATION BERBASIS GRAPH

PREPROCESSING AND SORTING MODULE ARCHITECTURE DESIGN AND IMPLEMENTATION FOR GRAPH BASED IMAGE SEGMENTATION

Undergraduate Theses from JBPTITBPP / 2017-09-27 10:18:48
Oleh : ARDIAN EKO HANDOKO (NIM : 13206073); pembimbing :Trio Adiono, ST., MT., Ph.D, S1 - Department of Electrical Engineering
Dibuat : 2010, dengan 7 file

Keyword : desain arsitektur, preprocessing, image segmentation berbasis graph

Teknologi yang semakin berkembang telah membuat pemrosesan lebih cepat dan dapat dilakukan secara realtime. Pengiriman suatu informasi dari satu tempat ke tempat yang lain akan sangat cepat. Pengolahan citra semakin popular dalam perkembangan dunia digital. pemrosesan sekuen citra bisa dilakukan secara realtime dari hardware yang sudah didesain secara kompleks. Kecepatan sekuen ditentukan dalam satuan frame per detik. Pada tugas akhir ini, dirancang dan diimplementasikan Image Segmentation berbasis graph. Image Segmentation harus mampu memproses citra dalam kecepatan 60 fps dengan ukuran frame 320 x 240 piksel. Perancangan Image Segmentation dimulai dengan pemilihan algoritma kemudian dibuat modelnya dalam bahasa C. Digunakan bahasa Verilog HDL untuk implementasi code dalam hardware. Verifikasi fungsional dilakukan dengan software simulator. Sintesis dilakukan dengan software ISE Xilinx® dan Design Compiler® untuk mendapatkan gate level netlist. Hasil akhir tugas akhir didapat kecepatan 181 MHz jika disintesis dengan ISE Xilinx®. Estimasi area dan timing dengan sintesis Design Compiler® adalah 180.259 dan frekuensi 108 MHz (9,24 ns) dengan library class.db. Dibutuhkan library ASIC yang memiliki kecepatan komputasi 122% lebih cepat daripada library standar ASIC.

Deskripsi Alternatif :

Growing technology makes processing faster dan able to perform realtime processing. Delivering an information from point to point will be very fast. Image processing become increasingly populer in the development of the digital world. Image sequence processing can be done in realtime with complex hardware that was designed. Speed of sequences determined in units of frame per second. In this final project, the author developed and implemented the graph- based image segmentation. Image segmentation must be able to process the image with a speed of 60 fps with frame size of 320 * 240 pixels.




Design of image segmentation is begun with selecting algorithm then made in C codes. Verilog code is used to implement RTL code in hardware. Functional verification is done by simulator software. Synthesis performed with Xilinx ISE software and Design Compiler® for a gate-level net list. The result of final project is achieved speeds of 181 MHz if synthesized with ISE Xilinx®. Estimated area and timing obtained by Design Compiler® is 180,259 and 108 MHz (9.24 ns) with class.db library. By this achievement, the system need ASIC library that has speed of computing 122% faster than ASIC standard library.

Beri Komentar ?#(0) | Bookmark

PropertiNilai Properti
ID PublisherJBPTITBPP
OrganisasiS
Nama KontakUPT Perpustakaan ITB
AlamatJl. Ganesha 10
KotaBandung
DaerahJawa Barat
NegaraIndonesia
Telepon62-22-2509118, 2500089
Fax62-22-2500089
E-mail Administratordigilib@lib.itb.ac.id
E-mail CKOinfo@lib.itb.ac.id

Print ...

Kontributor...

  • pembimbing :Trio Adiono, ST., MT., Ph.D, Editor: PKL-SMK

File PDF...