Path: Top > S2-Theses > Electrical Engineering-STEI > 2007

PERANCANGAN DEBLOCKING FILTER UNTUK IMPLEMENTASI VIDEO CODEC DENGAN STANDAR MPEG4 H.264/AVC

DEBLOCKING FILTER DESIGN FOR VIDEO CODEC IMPLEMENTATION USING MPEG4 H.264/AVC STANDARD

Master Theses from JBPTITBPP / 2017-09-27 15:37:36
Oleh : ANDREAS SUTANTO (NIM 23205013), S2 - Electrical Engineering
Dibuat : 2007, dengan 7 file

Keyword : MPEG4 H.264/AVC, deblocking filter, frame, makroblok, blok, boundary strength, luminance(luma), chrominance(chroma), pixel, VHDL, FPGA, testbench

Sarana komunikasi video digital menjadi kebutuhan yang sangat umum dewasa ini. Dalam thesis ini dirancang suatu filter yang digunakan dalam sistem kompresi video menggunakan standar MPEG4 H.264/AVC, yang bernama Deblocking Filter. Filter ini berfungsi untuk menghilangkan distorsi blok (block distortion) yang timbul akibat proses kompresi yang dilakukan dalam standar ini. Dalam deblocking filter yang dirancang, proses filtering dilakukan pada setiap macroblock yang ter-decode untuk mengurangi block distortion, sehingga diperoleh kualitas gambar yang lebih tinggi. Untuk setiap makroblok, proses filtering yang dilakukan adalah sebanyak 48 kali di mana setiap proses melibatkan dua buah blok data. Setiap blok terdiri dari 128 bit data, sehingga total data yang dilibatkan dalam sekali proses filtering untuk satu frame adalah 6.144 bit data. Jumlah data yang besar ini tentu saja memerlukan sebuah struktur rancangan hardware tertentu supaya diperoleh jumlah clock cycle yang sekecil mungkin untuk proses filtering. Modul Deblocking Filter ini dirancang mempergunakan paralelisasi proses filtering untuk data luminance dan chrominance. Selain itu, untuk masing-masing proses yang diparalelisasi dipergunakan sebuah struktur yang memungkinkan akses memori seminimal mungkin sehingga proses filtering dapat dioptimasi untuk memperoleh jumlah clock cycle proses yang seminimal mungkin. Hasil rancangan, selanjutnya, diverifikasi secara fungsional menggunakan software vcs-mx dari Synopsys. Rancangan yang telah berfungsi dengan benar secara fungsional, diimplementasikan pada board FPGA Altera NiosII Stratix EP1S40F780C5, untuk membuktikan bahwa rancangan bekerja dengan benar secara hardware. Selanjutnya, rancangan yang telah bekerja dengan benar ini disinthesis menggunakan software Design Vision dari Synopsys dan dilayout dengan software Astro dari Synopsys. Adapun teknologi yang dipergunakan untuk kedua proses ini adalah TSMC 0.18u. Hasil rancangan yang diperoleh selanjutnya dibandingkan dengan rancangan pada referensi dari Huang dan Sheng. Rancangan yang dihasilkan dalam thesis ini memiliki jumlah clock sequence sebanyak 382, lebih kecil jika dibandingkan dengan rancangan Huang (614) atau Sheng (446). Jumlah clock sequence yang lebih kecil ini juga menyebabkan rancangan memiliki frame rate yang lebih baik yaitu sekitar 72,1 fps, dibandingkan dengan rancangan Huang (45,2 fps) ataupun rancangan Sheng (62,3 fps). Dari segi jumlah gate, rancangan ini juga lebih baik karena memiliki jumlah gate lebih sedikit, yaitu sekitar 10,64 K, dibandingkan dengan rancangan Huang (20,66 K) atau rancangan Sheng (24 K).

Deskripsi Alternatif :

Nowadays, video digital communication is becoming very commonly. In this thesis, it will be designed a filter which is used in MPEG4 H.264/AVC video compression standard, namely Deblocking Filter. In this designed system, filtering process is applied in each decoded macroblock to reduce the block distortion, so a higher picture quality is obtained. This filter functions for block distortion filtering which is appeared from compression process in this standard. For each macroblock, 48 filtering processes are executed, where two blocks data are involved in each process. For each block contains 128 bit data, the total processed data for each filtering are 6,144 data. Because of these large data, a specific design structure is needed so the clock cycle can be minimized. The deblocking filter will be designed using process parallelization of luminance and chrominance filtering process. The memory accesses of this design will also be minimized for getting minimum clock cycles. The functional verification of this design is applied using Synopsys vcs-mx.For hardware verification, the design will be implemented in Altera NiosII Stratix EP1S40F780C5 FPGA development board. After that, the verified design will be synthesized using Synopsys Design Vision and the layout of the design is generated using Synopsys Astro. For the last two processes, the TSMC 0.18u design technology will be used. The design result is compared to the reference design from Huang and Sheng. The design in this thesis needs only 382 clock sequences, smaller than Huang's design (614) or Sheng's design (446). The frame rate of this design (72.1 fps) is also better than Huang's (45.2 fps) or Sheng's (62.3 fps) designs. Number of gates in this design (10.64 K) is also smaller than Huang's (20.66 K) or Sheng's (24 K).

Copyrights : Copyright Â(c) 2001 by ITB Central Library. Verbatim copying and distribution of this entire article is permitted by author in any medium, provided this notice is preserved.

Beri Komentar ?#(0) | Bookmark

PropertiNilai Properti
ID PublisherJBPTITBPP
OrganisasiS
Nama KontakUPT Perpustakaan ITB
AlamatJl. Ganesha 10
KotaBandung
DaerahJawa Barat
NegaraIndonesia
Telepon62-22-2509118, 2500089
Fax62-22-2500089
E-mail Administratordigilib@lib.itb.ac.id
E-mail CKOinfo@lib.itb.ac.id

Print ...

Kontributor...

  • Pembimbing: Trio Adiono, ST., MT., Ph.D., Editor: Vika A. Kovariansi

File PDF...